Exploración arquitectónica en Red en Chip (NoC)

Los usuarios de hoy en día demandan sistemas embebidos de alto rendimiento, capaces de ofrecer altos niveles de potencia de cálculo. El desarrollo de sistemas embebidos plantea un problema de diseño, ya que estos sistemas tienen que encontrar un compromiso entre sus capacidades (potencia de cálculo, dinamismo) y las limitaciones de los sistemas embebidos (área de silicio, consumo de energía). La solución al problema de la potencia de cálculo es pasar a los sistemas multiprocesador (MPSoC). Además, se han desarrollado redes en un chip (NOC) para hacer frente a las limitaciones de intercomunicación, como los buses, los buses jerárquicos y los buses punto a punto. La infraestructura de interconexión basada en redes en chip (NoC) se está convirtiendo en el enfoque preferido para facilitar la comunicación entre los elementos de procesamiento (PE) en los MPSoC. Es más eficiente integrar varios pequeños procesadores especializados o no especializados interconectados por una red en chip (NoC) que sea más eficiente desde el punto de vista energético y del silicio, que aumentar el rendimiento de un único procesador. El objetivo de este trabajo es ofrecer una visión general de la exploración arquitectónica de las NoC.